verilog編譯中出現Multi-source的error - Yahoo!奇摩知識+

我用Xilinx ISE 8.1i編譯器，去編譯寫好的verilog程式碼程式碼 ... a[n:0] = b[n:0]; // 其中n 要是一個常數才能synthesis (合成) 出電路, 應該不需要用到for loop 2. ... 如果 你的tools，有支援Verilog-2001，你可以寫： generate genvar i;

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