modelsim 常用命令 分類: Verilog/FPGA2010-05-26 10:49 354 人閱讀 評論 (1) 收藏 舉報 用 do 文件進行模擬真得很方便,比寫 testbench 方便多了,採用 do 文件沒有那麼多信號定義,管理也比較方便. 1. 運行模擬,在主視窗輸入命令: vsim work.
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