Verilog 对assign和always的一点理解- OYJJ的专栏- 博客频道 ...

2008年12月8日 - assign 用于描述组合逻辑always@(敏感事件列表) 用于描述时序逻辑敏感事件 ... [ 收藏]__declspec关键字详细用法(13159); Verilog 对assign和always的一点理解( 11650) ...

m.blog.csdn.net