ISE中如何將自己的verilog源代碼.v或VHDL源代碼.vhd封裝打包成IP核？ - 彬彬有禮的專欄 - 博客頻道 - CSDN.NET

ls正解。 具體原理是這樣的： Xilinx ISE中的綜合工具XST在綜合時候會將只有IOport的VHDL和verilog模塊綜合成一個blackbox。 在map和P&R的時候，xilinx的工具會在項目工程的根目錄下找各個blackbox對應的ngc文件。如果找到，就替換掉blackbox，否則就報錯。

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