關於VHDL和Verilog的區别（轉） - 輝的日誌 - 網易博客

（其實我VHDL用的很熟，Verilog基本只能算是“懂”--沒有實際設計過東西，只是改過tb程序。） 不過基本遲早是要真正用verilog--沒辦法，業界的現實，雖然我多麼偏愛VHDL。其實學校裡基本偏愛VHDL，因為更嚴謹、更容易和實際硬體

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