[转载]verilog中的assign（二）_方槍槍_新浪博客

2013年3月6日 - 4、在begin 和end 之间的语句是顺序执行，属于串行语句。 二、总结下几种assign用法：. 1.作为信号量输出，通过寄存器连续赋值. output [3:0]oLED;.

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