请问verilog 里面wire 和assign有什么区别？ - 维库电子市场网

2006年7月18日 - 呵呵，我考虑过！ 目前在基于写ALTERA FPGA的verilog HDL的程序，也是刚入门，碰到过你的问题。 assign是一种线的赋值语句，例如 wire a，b；

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