(筆記) 如何設計計數器? (SOC) (Verilog) (MegaCore) - 真 OO无双 - 博客园

乍看之下都很完美吧，但一模擬之後，發現cout會慢一個clock出現!! 為什麼會這樣呢?這實際上這是Verilog初學者常犯的錯，我也深受其害，哈，我們來看一下26行最關鍵的幾行程式 ...

www.cnblogs.com