[問題] Verilog multi dimension arrays - 看板 Electronics - 批踢踢實業坊

在一本verilog實務設計的書上有看到它支援多維陣列 請問這是可以合成的嗎? 我是否可以做以下宣告: reg [1:0]c[0:1]; reg [1:0]a[0:1]; reg [1:0]b[0:1];//都是寬度、大小為2的陣列 然後用for回圈assign c[i]

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