並列式(Pipeline)乘法器之分析與設計

種平行並列(pipeline)式快速乘法器架構 及Verilog 程式設計模擬驗證，其方法主 要是使用修正布斯解碼(Modified Booth decoding)查表轉換方式，有效減少欲相加 之部分積乘項項次(partial product terms ...

www.cteccb.org.tw